[FPGA]Spartan6 Uart固定波特率读写JY901P惯导模块

这版本是固定波特率无法修改串口波特率无法恢复出厂设置出厂设置会更改波特率到9600除非固定波特率一开始设置为9600其他写命令都可以成功写入。1. JY901P交互协议这个是JY901P惯导模块串口的交互协议JY901P串口通讯协议1.1 读格式JY901P传来的数据都是如下格式0x55开头的。默认传出以下四条数据加速度输出、角速度输出、角度输出、磁场输出。分别是0x55 0x51……0x55 0x52……0x55 0x53……0x55 0x54……1.2 写格式写格式较为简单协议头0xFF 0xAA 后面8位寄存器地址再接16位数据位即可。常用的写命令有加速度校准波特率修改数据输出率修改磁场校准恢复出厂设置解锁保存等。2. verilog代码JY901P相关代码结构如下2.1 JY901P_Uart_top模块例化所有JY901P相关模块并对外提供接口timescale 1ns / 1ps module JY901P_Uart_top ( input clk , // 系统时钟50MHz input rst_n , // 全局复位低有效 // 串口物理接口 input uart_rxd , // 串口接收 output uart_txd , // 串口发送 // JY901指令配置接口 input send_cmd_en , // 发送指令使能 input [7:0] cmd_addr , // 指令寄存器地址 input [15:0] cmd_data , // 指令参数 output cmd_send_done , // 指令发送完成 // JY901解析数据输出 output [15:0] acc_x , // X轴加速度 output [15:0] acc_y , output [15:0] acc_z , output [15:0] gyro_x , // X轴角速度 output [15:0] gyro_y , output [15:0] gyro_z , output [15:0] angle_x , // X轴角度 output [15:0] angle_y , output [15:0] angle_z , output [15:0] mag_x , // X轴磁场 output [15:0] mag_y , output [15:0] mag_z , output [63:0] JY901P_data_out , output frame_valid // 完整帧接收完成标志 ); // 内部连线 wire [7:0] uart_rx_data; // UART接收数据 wire uart_rx_flag; // UART接收标志 wire [7:0] uart_tx_data; // UART发送数据 wire uart_tx_flag; // UART发送标志 wire uart_tx_done; // UART单字节发送完成 // 例化UART接收模块 uart_recceive #( .UART_BPS(115200), .CLK_FREQ(50000000) ) uart_RX ( .clk (clk) , .sys_rst_n (rst_n) , .rx (uart_rxd) , .po_data (uart_rx_data), .po_flag (uart_rx_flag) ); // 例化JY901顶层模块 JY901P_top #( .CLK_FREQ(50000000) ) JY901P_top_inst ( .clk (clk) , .rst_n (rst_n) , // 写命令 .uart_tx_data (uart_tx_data) , .uart_tx_flag (uart_tx_flag) , .uart_tx_done (uart_tx_done) , .send_cmd_en (send_cmd_en) , .cmd_addr (cmd_addr) , .cmd_data (cmd_data) , .cmd_send_done (cmd_send_done), // 读数据 .uart_rx_data (uart_rx_data) , .uart_rx_flag (uart_rx_flag) , .acc_x (acc_x) , .acc_y (acc_y) , .acc_z (acc_z) , .gyro_x (gyro_x) , .gyro_y (gyro_y) , .gyro_z (gyro_z) , .angle_x (angle_x) , .angle_y (angle_y) , .angle_z (angle_z) , .mag_x (mag_x) , .mag_y (mag_y) , .mag_z (mag_z) , .JY901P_data_out(JY901P_data_out), .frame_valid (frame_valid) ); // 例化UART发送模块 uart_send #( .UART_BPS(115200), .CLK_FREQ(50000000) ) uart_TX ( .clk (clk) , .sys_rst_n (rst_n) , .pi_data (uart_tx_data), .pi_flag (uart_tx_flag), .tx (uart_txd) , .tx_done (uart_tx_done) ); endmodule2.2 JY901P_top模块例化JY901P_reader和JY901P_writer对外输出解析后的惯导数据module JY901P_top #( parameter CLK_FREQ 50_000_000 // 系统时钟50MHz ) ( input clk , // 系统时钟50MHz input rst_n , // 全局复位低有效 // UART接口 input [7:0] uart_rx_data , // UART接收数据 input uart_rx_flag , // UART接收标志 output reg [7:0] uart_tx_data , // UART发送数据 output reg uart_tx_flag , // UART发送标志 input uart_tx_done , // UART单字节发送完成 // 指令配置接口向JY901P发命令 input send_cmd_en , // 发送指令使能 input [7:0] cmd_addr , // 指令寄存器地址 input [15:0] cmd_data , // 指令参数 output reg cmd_send_done , // 指令发送完成 // 解析后的数据输出给其他模块 output reg [15:0] acc_x , // X轴加速度 output reg [15:0] acc_y , output reg [15:0] acc_z , output reg [15:0] gyro_x , // X轴角速度 output reg [15:0] gyro_y , output reg [15:0] gyro_z , output reg [15:0] angle_x , // X轴角度 output reg [15:0] angle_y , output reg [15:0] angle_z , output reg [15:0] mag_x , // X轴磁场 output reg [15:0] mag_y , output reg [15:0] mag_z , output [63:0] JY901P_data_out , output reg frame_valid // 同一组完整帧接收完成标志 ); // 内部连线 // 读模块输出连线 wire [15:0] acc_x_r, acc_y_r, acc_z_r; wire [15:0] gyro_x_r, gyro_y_r, gyro_z_r; wire [15:0] angle_x_r, angle_y_r, angle_z_r; wire [15:0] mag_x_r, mag_y_r, mag_z_r; wire frame_valid_r; // 写模块输出连线 wire [7:0] uart_tx_data_w; wire uart_tx_flag_w; wire cmd_send_done_w; // 例化JY901读模块 JY901P_reader #( .CLK_FREQ(CLK_FREQ) ) JY901P_reader_inst ( .clk (clk) , .rst_n (rst_n) , .uart_rx_data (uart_rx_data) , .uart_rx_flag (uart_rx_flag) , .acc_x (acc_x_r) , .acc_y (acc_y_r) , .acc_z (acc_z_r) , .gyro_x (gyro_x_r) , .gyro_y (gyro_y_r) , .gyro_z (gyro_z_r) , .angle_x (angle_x_r) , .angle_y (angle_y_r) , .angle_z (angle_z_r) , .mag_x (mag_x_r) , .mag_y (mag_y_r) , .mag_z (mag_z_r) , .JY901P_data_out(JY901P_data_out), .frame_valid (frame_valid_r) ); // 例化JY901写模块 JY901P_writer #( .CLK_FREQ(CLK_FREQ) ) JY901P_writer_inst ( .clk (clk) , .rst_n (rst_n) , .send_cmd_en (send_cmd_en) , .cmd_addr (cmd_addr) , .cmd_data (cmd_data) , .uart_tx_data (uart_tx_data_w), .uart_tx_flag (uart_tx_flag_w), .uart_tx_done (uart_tx_done) , .cmd_send_done (cmd_send_done_w) ); // 输出赋值 always (posedge clk or negedge rst_n) begin if(!rst_n) begin // 数据输出复位 acc_x 16d0; acc_y 16d0; acc_z 16d0; gyro_x 16d0; gyro_y 16d0; gyro_z 16d0; angle_x 16d0; angle_y 16d0; angle_z 16d0; mag_x 16d0; mag_y 16d0; mag_z 16d0; frame_valid 1b0; // UART发送接口复位 uart_tx_data 8h00; uart_tx_flag 1b0; cmd_send_done 1b0; end else begin // 转发读模块数据 acc_x acc_x_r; acc_y acc_y_r; acc_z acc_z_r; gyro_x gyro_x_r; gyro_y gyro_y_r; gyro_z gyro_z_r; angle_x angle_x_r; angle_y angle_y_r; angle_z angle_z_r; mag_x mag_x_r; mag_y mag_y_r; mag_z mag_z_r; frame_valid frame_valid_r; // 转发写模块UART数据 uart_tx_data uart_tx_data_w; uart_tx_flag uart_tx_flag_w; cmd_send_done cmd_send_done_w; end end endmodule2.3 JY901P_reader模块检测帧头0x55逐字节接收并计算和校验区分0x51/0x52/0x53/0x54四种数据帧严格按照数据顺序接收只有完整一组才输出有效信号解析出16位有符号数加速度角速度角度磁场输出有效帧脉冲frame_valid单帧接收状态机IDLE→收类型→收数据→校验帧顺序状态机等待 ACC→等待 GYRO→等待 ANGLE→等待 MAG→完成只有顺序完全正确才输出有效数据从根源上避免乱帧、丢帧问题。module JY901P_reader #( parameter CLK_FREQ 50_000_000 ) ( input clk, input rst_n, input [7:0] uart_rx_data, input uart_rx_flag, output reg [15:0] acc_x, output reg [15:0] acc_y, output reg [15:0] acc_z, output reg [15:0] gyro_x, output reg [15:0] gyro_y, output reg [15:0] gyro_z, output reg [15:0] angle_x, output reg [15:0] angle_y, output reg [15:0] angle_z, output reg [15:0] mag_x, output reg [15:0] mag_y, output reg [15:0] mag_z, output reg [63:0] JY901P_data_out, output reg frame_valid ); // 协议常量定义 localparam FRAME_HEAD 8h55; localparam DATA_TYPE_ACC 8h51; localparam DATA_TYPE_GYRO 8h52; localparam DATA_TYPE_ANGLE 8h53; localparam DATA_TYPE_MAG 8h54; // 单帧接收状态 localparam S_IDLE 4d0; localparam S_RECV_TYPE 4d1; localparam S_RECV_DATA 4d2; localparam S_RECV_CRC 4d3; // 帧顺序状态 localparam S_WAIT_ACC 4d4; localparam S_WAIT_GYRO 4d5; localparam S_WAIT_ANGLE 4d6; localparam S_WAIT_MAG 4d7; localparam S_DONE 4d8; // 内部信号 reg [3:0] curr_state; reg [3:0] next_state; reg [3:0] seq_state; reg [3:0] byte_cnt; reg [7:0] frame_buf [0:10]; reg [7:0] data_type; reg [7:0] check_sum; reg rx_flag_d1; reg rx_flag_d2; wire rx_pulse; reg [15:0] acc_x_buf, acc_y_buf, acc_z_buf; reg [15:0] gyro_x_buf, gyro_y_buf, gyro_z_buf; reg [15:0] ang_x_buf, ang_y_buf, ang_z_buf; reg [15:0] mag_x_buf, mag_y_buf, mag_z_buf; // 上升沿捕获 assign rx_pulse rx_flag_d1 ~rx_flag_d2; // 同步打拍 always (posedge clk or negedge rst_n) begin if(!rst_n) {rx_flag_d2, rx_flag_d1} 2b00; else {rx_flag_d2, rx_flag_d1} {rx_flag_d1, uart_rx_flag}; end // // 第一段时序逻辑 —— 状态更新 // always (posedge clk or negedge rst_n) begin if(!rst_n) curr_state S_IDLE; else curr_state next_state; end // // 第二段组合逻辑 —— 状态跳转 // always (*) begin next_state curr_state; case(curr_state) S_IDLE: if(rx_pulse uart_rx_data FRAME_HEAD) next_state S_RECV_TYPE; S_RECV_TYPE: if(rx_pulse) next_state S_RECV_DATA; S_RECV_DATA: if(rx_pulse byte_cnt 9) next_state S_RECV_CRC; S_RECV_CRC: if(rx_pulse) next_state S_IDLE; endcase end // // 第三段时序逻辑 —— Moore 输出数据接收 解析 // always (posedge clk or negedge rst_n) begin if(!rst_n) begin byte_cnt 0; check_sum 0; data_type 0; seq_state S_WAIT_ACC; frame_valid 0; acc_x 0; acc_y 0; acc_z 0; gyro_x 0; gyro_y 0; gyro_z 0; angle_x 0; angle_y 0; angle_z 0; mag_x 0; mag_y 0; mag_z 0; JY901P_data_out 0; end else begin frame_valid 0; if(rx_pulse) begin case(curr_state) S_IDLE: begin byte_cnt 1; check_sum uart_rx_data; end S_RECV_TYPE: begin data_type uart_rx_data; check_sum check_sum uart_rx_data; byte_cnt byte_cnt 1; end S_RECV_DATA: begin frame_buf[byte_cnt] uart_rx_data; check_sum check_sum uart_rx_data; byte_cnt byte_cnt 1; end S_RECV_CRC: begin byte_cnt 0; if(uart_rx_data check_sum) begin case(data_type) DATA_TYPE_ACC: begin acc_x_buf {frame_buf[3],frame_buf[2]}; acc_y_buf {frame_buf[5],frame_buf[4]}; acc_z_buf {frame_buf[7],frame_buf[6]}; end DATA_TYPE_GYRO: begin gyro_x_buf {frame_buf[3],frame_buf[2]}; gyro_y_buf {frame_buf[5],frame_buf[4]}; gyro_z_buf {frame_buf[7],frame_buf[6]}; end DATA_TYPE_ANGLE: begin ang_x_buf {frame_buf[3],frame_buf[2]}; ang_y_buf {frame_buf[5],frame_buf[4]}; ang_z_buf {frame_buf[7],frame_buf[6]}; end DATA_TYPE_MAG: begin mag_x_buf {frame_buf[3],frame_buf[2]}; mag_y_buf {frame_buf[5],frame_buf[4]}; mag_z_buf {frame_buf[7],frame_buf[6]}; end endcase case(seq_state) S_WAIT_ACC: seq_state (data_typeDATA_TYPE_ACC) ? S_WAIT_GYRO : S_WAIT_ACC; S_WAIT_GYRO: seq_state (data_typeDATA_TYPE_GYRO) ? S_WAIT_ANGLE : S_WAIT_ACC; S_WAIT_ANGLE: seq_state (data_typeDATA_TYPE_ANGLE)? S_WAIT_MAG : S_WAIT_ACC; S_WAIT_MAG: seq_state (data_typeDATA_TYPE_MAG) ? S_DONE : S_WAIT_ACC; endcase end end endcase end if(seq_state S_DONE) begin acc_x acc_x_buf; acc_y acc_y_buf; acc_z acc_z_buf; gyro_x gyro_x_buf; gyro_y gyro_y_buf; gyro_z gyro_z_buf; angle_x ang_x_buf; angle_y ang_y_buf; angle_z ang_z_buf; mag_x mag_x_buf; mag_y mag_y_buf; mag_z mag_z_buf; JY901P_data_out {8h55,8h51,ang_x_buf,ang_y_buf,ang_z_buf}; frame_valid 1; seq_state S_WAIT_ACC; end end end endmodule2.4 JY901P_writer模块接收外部指令使能地址数据拼接5字节指令帧FF AA ADDR DATAH DATAL状态机控制逐字节发送等待UART发送完成应答tx_done全部发送完成输出cmd_send_doneIDLE等待发送触发SEND_BYTE发送当前字节WAIT_DONE等待 UART 单字节发送完成发送流程完全自动化外部只需要给一个单周期脉冲即可启动配置。module JY901P_writer #( parameter CLK_FREQ 50_000_000 // 系统时钟50MHz ) ( input clk , // 系统时钟 input rst_n , // 低电平复位 // 指令配置接口 input send_cmd_en , // 发送指令使能单周期脉冲 input [7:0] cmd_addr , // 寄存器地址 input [15:0] cmd_data , // 配置数据 // UART 交互接口 output reg [7:0] uart_tx_data , // UART发送数据 output reg uart_tx_flag , // UART发送标志 input uart_tx_done , // UART单字节发送完成 output reg cmd_send_done // 整条指令发送完成 ); // 指令帧定义 localparam CMD_HEAD1 8hFF; // 帧头1 localparam CMD_HEAD2 8hAA; // 帧头2 localparam CMD_FRAME_LEN 5; // 总字节数5字节 // 状态定义 localparam S_IDLE 3d0; // 空闲 localparam S_SEND_H1 3d1; // 发送 0xFF localparam S_SEND_H2 3d2; // 发送 0xAA localparam S_SEND_ADDR 3d3; // 发送地址 localparam S_SEND_DH 3d4; // 发送数据高字节 localparam S_SEND_DL 3d5; // 发送数据低字节 localparam S_DONE 3d6; // 发送完成 // 内部信号 reg [2:0] current_state; reg [2:0] next_state; reg [2:0] byte_cnt; // 字节计数 // // 第一段时序逻辑 —— 现态更新 // always (posedge clk or negedge rst_n) begin if(!rst_n) current_state S_IDLE; else current_state next_state; end // // 第二段组合逻辑 —— 次态跳转 // always (*) begin next_state current_state; case(current_state) S_IDLE: begin if(send_cmd_en) next_state S_SEND_H1; end S_SEND_H1: if(uart_tx_done) next_state S_SEND_H2; S_SEND_H2: if(uart_tx_done) next_state S_SEND_ADDR; S_SEND_ADDR: if(uart_tx_done) next_state S_SEND_DH; S_SEND_DH: if(uart_tx_done) next_state S_SEND_DL; S_SEND_DL: if(uart_tx_done) next_state S_DONE; S_DONE: next_state S_IDLE; default: next_state S_IDLE; endcase end // // 第三段时序逻辑 —— Moore 输出只与当前状态有关 // always (posedge clk or negedge rst_n) begin if(!rst_n) begin uart_tx_data 8d0; uart_tx_flag 1b0; cmd_send_done 1b0; end else begin // 默认值 uart_tx_flag 1b0; cmd_send_done 1b0; case(current_state) S_SEND_H1: begin uart_tx_data CMD_HEAD1; uart_tx_flag 1b1; end S_SEND_H2: begin uart_tx_data CMD_HEAD2; uart_tx_flag 1b1; end S_SEND_ADDR: begin uart_tx_data cmd_addr; uart_tx_flag 1b1; end S_SEND_DH: begin uart_tx_data cmd_data[15:8]; uart_tx_flag 1b1; end S_SEND_DL: begin uart_tx_data cmd_data[7:0]; uart_tx_flag 1b1; end S_DONE: begin cmd_send_done 1b1; end endcase end end endmodule2.5 uart_send模块并行数据转串口发送发送完成后输出tx_done应答信号严格遵循UART协议起始位8位数据停止位module uart_send #( parameter UART_BPS 115200, // 串口波特率 parameter CLK_FREQ 50000000 // 系统时钟频率 ) ( input clk, // 系统时钟 input sys_rst_n, // 复位信号低有效 input [7:0] pi_data, // 待发送的1字节数据 input pi_flag, // 发送触发信号1个时钟周期高电平 output reg tx, // 串口发送数据 output reg tx_done // 1字节发送完成信号1个时钟周期高电平 ); // 本地参数定义 localparam BAUD_CNT_MAX CLK_FREQ / UART_BPS; // 波特率计数最大值 // 寄存器定义 reg [15:0] baud_cnt; // 波特率计数器 reg [3:0] bit_cnt; // 字节内位数计数器0~9起始位8数据位停止位 reg [7:0] data_buf; // 待发送数据缓存 reg tx_en; // 发送使能信号 reg pi_flag_d1; // pi_flag打拍避免漏采 // 提取pi_flag上升沿确保1周期的pi_flag被捕获 wire pi_flag_posedge pi_flag ~pi_flag_d1; // 步骤1pi_flag打拍 捕获上升沿锁存数据 always (posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin data_buf 8d0; tx_en 1b0; pi_flag_d1 1b0; end else begin pi_flag_d1 pi_flag; // 打拍 if (pi_flag_posedge) begin // 捕获上升沿避免漏触发 data_buf pi_data; tx_en 1b1; $display([%0t] uart_send捕获到触发信号锁存数据0x%02X, $time, pi_data); end else if (bit_cnt 4d9 baud_cnt BAUD_CNT_MAX - 1) begin // 修复停止位发送完成后再关闭tx_en tx_en 1b0; $display([%0t] uart_send关闭发送使能, $time); end end end // 步骤2波特率计数器计时1个位周期 always (posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin baud_cnt 16d0; end else if (tx_en) begin // 发送使能时计数 if (baud_cnt BAUD_CNT_MAX - 1) begin baud_cnt 16d0; end else begin baud_cnt baud_cnt 1b1; end end else begin baud_cnt 16d0; end end // 步骤3字节内位数计数器计数1字节的10个位 always (posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin bit_cnt 4d0; end else if (tx_en) begin if (baud_cnt BAUD_CNT_MAX - 1) begin // 1个位周期完成 if (bit_cnt 4d9) begin bit_cnt 4d0; end else begin bit_cnt bit_cnt 1b1; end end end else begin bit_cnt 4d0; end end // 步骤4串口数据发送按位输出 always (posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin tx 1b1; // 串口空闲时为高电平 end else if (tx_en) begin case (bit_cnt) 4d0: tx 1b0; // 起始位低电平 4d1: tx data_buf[0]; // 数据位bit0 4d2: tx data_buf[1]; // 数据位bit1 4d3: tx data_buf[2]; // 数据位bit2 4d4: tx data_buf[3]; // 数据位bit3 4d5: tx data_buf[4]; // 数据位bit4 4d6: tx data_buf[5]; // 数据位bit5 4d7: tx data_buf[6]; // 数据位bit6 4d8: tx data_buf[7]; // 数据位bit7 4d9: tx 1b1; // 停止位高电平 default: tx 1b1; endcase end else begin tx 1b1; end end // 步骤5发送完成信号tx_done生成1个时钟周期高电平 always (posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin tx_done 1b0; end else if (tx_en (bit_cnt 4d9) (baud_cnt BAUD_CNT_MAX - 1)) begin tx_done 1b1; // 1字节发送完成拉高1周期 $display([%0t] uart_send1字节发送完成tx_done拉高, $time); end else begin tx_done 1b0; end end endmodule2.6 uart_receive模块起始位下降沿检测比特位中间时刻采样保证数据稳定接收完成后输出单周期脉冲标志po_flagmodule uart_recceive #( parameter UART_BPS d115200, //串口波特率 parameter CLK_FREQ d50_000_000 //时钟频率 ) ( input wire clk , //系统时钟100MHz input wire sys_rst_n , //全局复位 input wire rx , //串口接收数据 output reg [7:0] po_data , //串转并后的8bit数据 output reg po_flag //串转并后的数据有效标志信号 ); localparam BAUD_CNT_MAX CLK_FREQ/UART_BPS ; //reg define reg rx_reg1 ; reg rx_reg2 ; reg rx_reg3 ; reg start_nedge ; reg work_en ; reg [12:0] baud_cnt ; reg bit_flag ; reg [3:0] bit_cnt ; reg [7:0] rx_data ; reg rx_flag ; //接收完成标志位 //插入两级寄存器进行数据同步用来消除亚稳态 //rx_reg1:第一级寄存器寄存器空闲状态复位为1 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) rx_reg1 1b1; else rx_reg1 rx; //rx_reg2:第二级寄存器寄存器空闲状态复位为1 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) rx_reg2 1b1; else rx_reg2 rx_reg1; //rx_reg3:第三级寄存器和第二级寄存器共同构成下降沿检测 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) rx_reg3 1b1; else rx_reg3 rx_reg2; //start_nedge:检测到下降沿时start_nedge产生一个时钟的高电平 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) start_nedge 1b0; else if((~rx_reg2) (rx_reg3)) start_nedge 1b1; else start_nedge 1b0; //work_en:接收数据工作使能信号 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) work_en 1b0; else if(start_nedge 1b1) work_en 1b1; else if((bit_cnt 4d8) (bit_flag 1b1)) work_en 1b0; //baud_cnt:波特率计数器计数从0计数到BAUD_CNT_MAX - 1 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) baud_cnt 13b0; else if((baud_cnt BAUD_CNT_MAX - 1) || (work_en 1b0)) baud_cnt 13b0; else if(work_en 1b1) baud_cnt baud_cnt 1b1; //bit_flag:当baud_cnt计数器计数到中间数时采样的数据最稳定 //此时拉高一个标志信号表示数据可以被取走 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) bit_flag 1b0; else if(baud_cnt BAUD_CNT_MAX/2 - 1) bit_flag 1b1; else bit_flag 1b0; //bit_cnt:有效数据个数计数器当8个有效数据不含起始位和停止位 //都接收完成后计数器清零 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) bit_cnt 4b0; else if((bit_cnt 4d8) (bit_flag 1b1)) bit_cnt 4b0; else if(bit_flag 1b1) bit_cnt bit_cnt 1b1; //rx_data:输入数据进行移位 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) rx_data 8b0; else if((bit_cnt 4d1)(bit_cnt 4d8)(bit_flag 1b1)) rx_data {rx_reg3, rx_data[7:1]}; //rx_flag:输入数据移位完成时rx_flag拉高一个时钟的高电平 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) rx_flag 1b0; else if((bit_cnt 4d8) (bit_flag 1b1)) rx_flag 1b1; //移位完成拉高rx_flag电平 else rx_flag 1b0; //po_data:输出完整的8位有效数据 比rx_data延后一个时钟周期 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) po_data 8b0; else if(rx_flag 1b1) po_data rx_data; //po_flag:输出数据有效标志比rx_flag延后一个时钟周期为了和po_data同步 always(posedge clk or negedge sys_rst_n) if(sys_rst_n 1b0) po_flag 1b0; else po_flag rx_flag; endmodule